如何扩展DDS频率上限和改善DDS杂散电平的问题

近二十年来，随着数字集成电路和微电子技术的发展，出现了一种新的频率合成技术——直接数字合成技术。DDS的出现引发了频率合成领域的第二次革命。DDS具有相对带宽宽、频率捷变快、频率分辨率高、输出相位连续、宽带正交信号输出、可编程、全数字和易于集成等优点。但其全数字结构造成了DDS的主要缺点：第一，根据采样定理，输出信号的最高频率会低于参考时钟的一半，所以如果要提高输出频率，会受到器件的影响？比如DAC和ROM的速度限制；其次，DDS输出信号中的杂散寄生成分较大，尤其是输出高频，可以实现PLL频率合成的频谱纯度；第三，DDS的功耗与其时钟频率成正比，所以当电源有限，需要更高的频率输出时，DDS就有局限性。如何克服制约DDS广泛应用的主要缺点是目前世界上DDS技术研究的主要课题。本文将采用倍频的方法来扩展DDS的频率上限，改善DDS的杂散水平。

DDS的基本原理及其杂散源

DDS的理论基础是奈奎斯特采样定理。根据该定理，对于周期正弦波连续信号，可以沿其相轴方向等相位间隔采样信号的相位/幅度，得到周期正弦波信号的离散相位幅度序列，并对模拟幅度进行量化，量化后的幅度用相应的二进制数据进行编码。这样，一个周期的正弦波连续信号被转换成一系列离散的二进制数字量，然后通过一定的手段固化在ROM中。每个存储单元的地址是相位采样地址，存储单元的内容是量化的正弦波幅值。这种ROM构成了对应于2周期中的相位采样的正弦函数表。因为它存储的是一个周期正弦波的幅度，所以也叫正弦波存储器。对于连续的正弦波信号，其角频率可以用相位斜率/ t来表示，当角频率为某一值时，其相位斜率/ t也为某一值。此时正弦波信号的相位与时间成线性关系，即= t，根据这个基本关系，在一定频率的时钟信号作用下，用线性计数定时发生器产生的采样地址扫描得到的正弦波波形存储器，然后周期性地读取波形存储器中的数据。正弦波存储器的输出可以通过数模转换器和低通滤波器合成为一个完整的具有一定频率的正弦波信号。

DDS的基本原理框图如图1所示。

它主要由标准参考频率源、相位累加器、波形存储器、数模转换器和低通平滑滤波器组成。在时钟脉冲的控制下，频率控制字K从累加器中得到相应的相位码，相位码寻址波形存储器进行相位码-幅度码转换，输出不同的幅度码，然后通过数模转换器得到相应的阶梯波，最后通过低通滤波器对阶梯波进行平滑，得到由频率控制字K确定的连续变化的输出波形。其中， 参考频率源通常是一个高度稳定的晶体振荡器，其输出信号用于DDS中所有元件的同步操作。 因此，DDS输出的合成信号的频率稳定度与晶振的频率稳定度相同。相位累加器是DDS的核心，如图2所示。

它由一个N位字长二进制加法器和一个由固定时钟脉冲采样的N位相位寄存器组成。相位寄存器的输出内部连接加法器的一个输入，加法器的另一个输入为外部输入的频率控制字K。这样，在每个时钟脉冲到来时，相位寄存器采样上一个时钟周期相位寄存器的值与频率控制字K的和，作为本时钟周期相位累加器的输出。

图4是DDS直接倍频的原理框图。来自型号为Stel-l175的DDS的0~20MHz小信号经过前置放大，然后通过后置窄带滤波器和耦合电容施加到第一级晶体管倍频器。调节晶体管的DC工作点，使其工作在C类工作状态。由于晶体管的非线性特性，在其信号输出端产生多个谐波，然后通过带通滤波器有效提取输入信号的倍频信号。经过四次倍频，输出频率为198~220MHz。因为带通滤波器衰减大？插入损耗为- 10dB，输出信号很小。因此，在末尾增加一个第一级晶体管线性放大器，以获得所需的幅度信号。与许多倍频方法相比，晶体管倍频具有电路简单、动态范围大、增益高、杂散谐波水平低等优点。因此，DDS倍频电路采用晶体管倍频。基本原理是利用晶体管 C型工作状态，导致输入信号波形失真，从而产生其谐波分量，再通过后续的选频环路提取出所需的谐波分量。在DDS倍频模块的晶体管倍频电路中，选择2SC3358作为倍频的晶体管。它是一种低相位噪声、高可靠性和高稳定性的晶体管，并且具有大的动态范围。下面就简单分析一下晶体管倍频的工作原理。

倍频电路中各级电压与电流的关系如图5所示。

由于晶体管的非线性，在集电极产生基波的各种谐波，使输出电路在二次谐波处谐振。因此，Vc的频率是基波信号频率的两倍。与此同时，VCmin和VBmax仍然相交于同一点。瞬时集电极电压和瞬时基极电压的表达式可以写成：

vc=VCC-Vcmcos2t (3)

VB=-VBB Vbmcost (4)

作为比较，当用作放大器时，VC=VCC=VCM cost的曲线用虚线绘制在图5中。可以看出，在ic循环的时间内，倍频器集电极的瞬时电压上升较快。因此，在Vcmin值相同的情况下，倍频器的集电极损耗功率Pc比正常工作在基频时大得多，即集电极效率c低得多。为避免Pc过大，应降低倍频器的集电极电流角c，以降低Pc，提高 c。电压利用系数=vcmn/VCC相同，因为Vcmin相同。现在，在iCmax和rCmin相同的条件下，比较倍频器和放大器的输出功率和效率：

Pon=VcmIcmn=？VCC伊克马克桑？c (5)

c===gn？c (6)

其中：gn==

从等式(5)可以看出，n次谐波乘法器的输出功率与n次谐波的分解系数an成正比。c .从图5中可以知道：

c=120 a1？c=0.536？最大值)c=60

a2？c=0.276？最大)(7)

因此，为了使倍频器的输出功率最大化，当n=2时，c应为60左右。与c=120时放大器的输出功率相比，有：

==0.52(8)

可以看出，第二倍频器的输出功率只能是用作最佳通角放大器时的1/2左右。

同时，从公式(8)可以发现，其效率也随着倍频次数n的增加而降低。

从上面的讨论可以看出，随着倍频N的增加，其输出功率和效率降低。同时，n值越高，最佳c值越小。为了降低c，倍频器的基极反向偏置电压VBB必须增加。当VBB增加时，基极激励电压Vbm也必须增加。对于晶体管电路，提高激励电压和偏置电压可能会使发射极结的反向偏置电压超过击穿电压V？布雷博.由于这些原因，这种倍频器的倍频次数n通常不能超过3~4。因此，在DDS倍频模块中，倍频数为2。

在方案和系统框图设计的基础上，进一步完成了整个DDS倍频模块的方案设计和PCB图的设计。在.之后

噪声：(1 kHz)-90 DBC/赫兹；(10千赫兹)-100分贝/赫兹

图6、图7是ADVANTEST R3465频谱分析仪测得的几个频点的频谱图。

根据以上分析可知，当DDS型号Stel-1175的输出信号频率为0~20MHz，功率为-25 ~ 0 DBM时，扩展DDS倍频模块的上限频率为198~220MHz，输出功率为8.0~ 11.0dBm(典型输入功率为-9dBm时)，杂散水平小于等于-60 DBC，谐波水平小于等于-。从以上指标可知，DDS倍频模块能够满足通信、雷达、电子对抗、导航、遥测遥控、电子仪器仪表等领域的工程应用要求。

在电子对抗领域，DDS倍频模块可以作为跳频保密通信系统和雷达系统中发射机和接收机的理想本振，具有高稳定性和高频谱纯度，可以提高跳频速度，拓宽跳频范围，从而提高跳频通信系统和雷达系统的抗干扰能力。